NI VeriStand 2024官方版 v24.5.0

NI VeriStand 2024官方版是一款用于激勵(lì)生成、數(shù)據(jù)采集和計(jì)算通道等實(shí)時(shí)測試應(yīng)用且具有自定義通道換算功能的軟件，該軟件提供的用戶界面可以簡化I/O通道配置、數(shù)據(jù)記錄和激勵(lì)生成。用戶可通過圖形元素控制配置并顯示運(yùn)行結(jié)果，全面了解HIL系統(tǒng)。還可以導(dǎo)入仿真模型和控制算法，通過可配置的警報(bào)來響應(yīng)事件，并通過宏錄制、TestStand、.NET和其他軟件實(shí)現(xiàn)測試自動化。 新版本NI VeriStand 2024 Q3基于配置的測試軟件,允許您使用硬件I/O和模擬模型開發(fā)、原型和測試控制系統(tǒng)。還能模擬電視頻道及屏幕，支持自定義的hdl編碼器支持包的參考設(shè)計(jì)，有需要的用戶快來下載試試吧~

NI VeriStand 2024新功能

1、對ENum數(shù)據(jù)類型的FMI支持

帶有輸入/輸出端口/參數(shù)/ENum類型的信號的輸入FMUS作為通道。

2、增強(qiáng)目標(biāo)日志查看器模擬模型的調(diào)試日志記錄

使用目標(biāo)日志查看器來理解來自FMUS的調(diào)試信息。以及。LV模型。

3、模擬電視頻道及屏幕

用標(biāo)量表示變量。VS模型和ffu(3.0)是可以看到的,它的類型定義也是可以看到的.

4、應(yīng)用程序轉(zhuǎn)換到燃料基礎(chǔ)設(shè)施框架轉(zhuǎn)換工具

IP到FPGA轉(zhuǎn)換實(shí)用程序2024年第三季度現(xiàn)在支持LVIEW2024年第一季度64-比特。

5、支持自定義的hdl編碼器支持包的參考設(shè)計(jì)

目前,人類發(fā)展實(shí)驗(yàn)室數(shù)字化編碼器支持包包括支持定制參考設(shè)計(jì),使SIMULINK模型能夠集成到現(xiàn)有的實(shí)驗(yàn)室數(shù)字化和可持續(xù)發(fā)展實(shí)驗(yàn)室項(xiàng)目。

VeriStand2024新手入門教程

1、了解VeriStand環(huán)境

VeriStand環(huán)境由兩個(gè)窗口組成，您可借此修改項(xiàng)目內(nèi)容。

（1）VeriStand編輯器：用于創(chuàng)建用戶界面、設(shè)置通道映射、控制系統(tǒng)執(zhí)行等。打開VeriStand項(xiàng)目即可訪問此窗口。

（2）系統(tǒng)瀏覽器：用于修改系統(tǒng)定義文件?？赏ㄟ^雙擊系統(tǒng)定義文件(.nivssdf)，從項(xiàng)目文件(Project Files)窗格的VeriStand編輯器訪問此窗口。

VeriStand提供各種應(yīng)用程序編程接口(API)，以編程方式創(chuàng)建和部署系統(tǒng)定義，并與系統(tǒng)定義進(jìn)行交互。這些API通過安裝至全局程序集緩存(GAC)的C#程序集提供。您可以使用任何兼容.NET的編程語言或環(huán)境（例如LabVIEW、Python和NI TestStand）訪問GAC。

如果使用LabVIEW對VeriStand進(jìn)行編程，可以在NI VeriStand > 執(zhí)行(Execution)面板中訪問這些API。

2、創(chuàng)建VeriStand項(xiàng)目

啟動VeriStand并單擊默認(rèn)項(xiàng)目（Default Project），打開新的VeriStand項(xiàng)目。

NI建議保留所有與項(xiàng)目文件位置相關(guān)的項(xiàng)目依賴項(xiàng)，并將其放在同一文件夾或子文件夾中。依賴項(xiàng)包含以下項(xiàng)：

系統(tǒng)定義文件（.nivssdf）：包含VeriStand引擎配置設(shè)置。

激勵(lì)配置文件（.nivsstimprof）：包含一個(gè)測試執(zhí)行程序，可以調(diào)用實(shí)時(shí)序列、與VeriStand項(xiàng)目交互、執(zhí)行數(shù)據(jù)記錄以及進(jìn)行通過/失敗分析。

實(shí)時(shí)序列文件（.nivsseq）：作為程序部署到終端并與系統(tǒng)定義文件中定義的通道交互。

模型：包括與控制系統(tǒng)組件通信的輸入和輸出。

FPGA比特文件：定義可用的FPGA I/O。比特文件是FPGA VI的編譯版本。LabVIEW生成該文件。

FPGA配置文件：指定DMA FIFO的內(nèi)容。

3、配置部署終端

當(dāng)將系統(tǒng)定義復(fù)用到新的實(shí)時(shí)終端時(shí)，可更新終端規(guī)范。

注意：VeriStand僅支持運(yùn)行NI Linux Real-Time且基于Intel x64的終端。有關(guān)兼容性信息，請參閱實(shí)時(shí)控制器和實(shí)時(shí)操作系統(tǒng)之間的兼容性。

在VeriStand編輯器的項(xiàng)目文件（Project Files）窗格中，雙擊系統(tǒng)定義文件，打開映射框圖（Mapping Diagram）。

注意：如果有多個(gè)部署終端，請使用選擇終端（Select Target）下拉菜單。Engine Demo只有一個(gè)部署終端。

在配置（Configuration）窗格中，單擊文檔（Document）。

輸入終端名稱（Name）。

注意：您可以使用任意名稱。但是，NI建議遵循以下規(guī)則：

選擇易于識別的名稱。在多個(gè)終端之間切換時(shí)，易于識別的名稱可以節(jié)省您的時(shí)間。

選擇固定的名稱。在使用API時(shí)，固定的名稱可以節(jié)省您的時(shí)間。

在操作系統(tǒng)（Operating System）下拉菜單中，選擇終端的操作系統(tǒng)。

輸入終端IP地址（IP Address）。

注意：VeriStand并不支持遠(yuǎn)程Windows終端。IP地址將保持為本地主機(jī)。

輸入終端速率（Target rate）。

4、配置VeriStand系統(tǒng)行為

VeriStand系統(tǒng)作為主控制回路（PCL）的一部分來讀取或?qū)懭胪ǖ?。PCL以剛才配置的終端速率運(yùn)行。

您可以在映射框圖中使用映射連線實(shí)現(xiàn)通道互連。映射連線具有源端點(diǎn)和目標(biāo)端點(diǎn)。在PCL的兩個(gè)迭代之間，目標(biāo)輸出數(shù)據(jù)會復(fù)制到源輸入。下圖截取自Engine Demo隨附范例。

您還可以使用映射框圖將仿真模型和計(jì)算通道插入到系統(tǒng)定義中。如下圖所示，單擊軟件（Software）并將通道類型拖放到映射框圖上。

5、部署VeriStand項(xiàng)目

配置系統(tǒng)定義后，選擇操作（Operate） 部署（Deploy）即可部署和運(yùn)行文件。